基于有限状态机的飞行器自毁系统时序控制设计

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  • 摘 要:飞行器自毁系统是飞行器的重要组成部分,它的可靠性和稳定性是飞行器可靠工作的基础。分析飞行器自毁系统工作原理,采用复杂可编程逻辑器件(CPLD)实现了飞行器自毁系统设计,结合CPLD的特点,提出一种基于改进型有限状态机的飞行器自毁系统时序控制的设计方法,并在CPLD中予以实现。仿真及实验表明,基于有限状态机的飞行器自毁系统定时精度达到纳秒级,可以有效地控制自毁信号输出并消除毛刺现象,很好地满足系统性能要求。该方法具有结构简单紧凑、成本低、可靠性高、精度高等优点。
    关键词:飞行器;自毁系统;有限状态机;时序控制


    O 引 言
        飞行器自毁系统是飞行器的重要组成部分,它具有非常重要的军事及民用价值。飞行器自毁系统主要是实现飞行器在非正常飞行状态时的可靠自毁。飞行器按正常状态飞行,如果出现异常可以通过外部的飞行状态参数传感器及自毁电路控制自身自毁。随着飞行器研制技术的不断发展,对飞行器自毁系统小型化、模块化、通用化的要求越来越迫切,CPLD的出现可以满足这一要求。由于CPLD硬件电路的特点,必须研究适合CPLD硬件架构的设计方法,以达到系统在运行速度与资源消耗上的平衡。有限状态机及其技术是实用数字系统设计中实现高效率高可靠逻辑控制的重要途径,有限状态机是一种简单、结构清晰、设计灵活的方法,它易于建立、理解和维护,特别应用在具有大量状态转移和复杂时序控制的系统中,更显其优势。这里针对自毁系统的特点,提出一种符合CPLD结构、基于有限状态机的设计方法。


    l 自毁系统硬件设计
        硬件设计采用以高性能CPLD芯片为核心的数字电路和高性能运算放大器及飞行参数传感器组为主要元件的模拟电路相结合的方案。系统主要由系统时钟、CPLD控制芯片、飞行参数传感器组、传感器组输出判断与产生电路、自毁控制逻辑、测试模块和电源等模块组成。该设计使用Altera公司的EPM7064SLC44-10芯片,其内部包含有64个宏单元,1 250个可用的系统门,引脚到引脚的逻辑延迟时间为5.0 ns,计数器工作频率可达175.4 MHz。
        用CPLD实现上述自毁条件的时序控制逻辑的核心电路及其外围电路如图1所示。CPLD芯片为整个系统的核心,它用来实现计时以及整个系统的时序控制。直流电压变换电路用于将输入的直流电压转换成EPM7064S所需的电压,以及外围电路所需的工作电压。系统时钟电路为计时装置提供稳定的时钟信号及后续分频使用的时钟基准;电平转换电路将飞行器上输入信号进行调理后转换为芯片可识别的TTL/CMOS电平标准;复位电路在系统上电后给控制芯片提供复位信号。

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